晟联科作为核心参编单位，参编芯粒卡间互联技术与测试两项团体标准
/涨粉易/近日，晟联术测试两由中国计算机行业协会牵头，科作联合新华三、为核位参中国电子技术标准化研究院、心参项团中国信息通信研究院、编单编芯壁仞、粒卡联技沐曦、间互晟联科等行业龙头机构与核心企业共同制定的体标《人工智能芯片 面向芯粒的卡间互联接口技术要求》、《人工智能芯片 面向芯粒的晟联术测试两卡间互联测试方法》两项团体标准正式发布。
*图源：人工智能产业工委会
作为核心参编单位，科作晟联科凭借在高速接口、为核位参芯粒互联领域的心参项团技术积累，为标准的编单编芯体系搭建、技术定义、粒卡联技落地可行性提供关键支撑，间互彰显在 AI 芯片高速互联领域的技术实力与行业影响力。
当前，芯粒(Chiplet)已成为 AI 芯片突破先进制程、实现异构集成的核心方向。但卡间互联接口长期存在规范不统一、测试无标准、跨厂商互通难等痛点，严重制约产业规模化发展。
此次两项标准从技术要求+测试方法形成完整闭环，覆盖协议层、链路层、物理层、性能测试全维度，兼容 UCIe 2.0 主流规范，为 AI 芯片与通信芯粒互联提供统一、可落地的行业依据。
深耕核心技术，筑牢参编底气
晟联科长期专注于高速接口、芯粒互联、先进封装互联等关键技术研发，在高速信号传输、链路可靠性、量产验证等方向具备成熟工程化能力。
在标准制定中，晟联科充分发挥技术优势，深度参与接口规范、互联架构、测试体系、兼容性等核心环节，将实战经验转化为行业标准，让标准更贴合国产芯片研发与量产需求。
开放协同，推动产业标准化升级
作为生态共建的积极参与者，晟联科始终坚持开放协同理念，以标准为纽带推动产业互联互通。本次两项标准的发布，将有效解决行业长期痛点：
·统一技术规范：明确互联接口协议、链路、物理层要求，降低跨厂商、跨架构适配成本，加速芯粒化方案普及;
·完善验证体系：建立标准化测试流程与方法，缩短芯片验证周期、提升产品可靠性，支撑规模化量产;
·夯实算力底座：为智算中心、大模型训练、AI 集群等场景提供高速、稳定、统一的互联保障，助力国产算力自主可控。
生态共建
此次参编行业标准，是晟联科 “技术引领+生态共建” 战略的又一重要落地。未来，晟联科将继续以标准为牵引，一方面持续深耕高速接口、芯粒互联核心技术，突破更多行业关键技术瓶颈;另一方面，携手行业伙伴推动标准在量产项目中的深度验证与迭代优化，构建开放、协同、共赢的产业生态。
从技术研发到标准制定，从产品落地到生态引领，晟联科始终以 “核心技术自主可控” 为使命，以标准为纽带，串联产业链上下游力量，共同推动中国 AI 芯片与芯粒互联产业高质量发展，为数字经济时代的算力升级贡献核心力量。
关于晟联科
About Company
上海晟联科半导体有限公司(以下简称：晟联科)是领先的高速接口IP及解决方案供应商，公司凭借深厚的技术积累，构建起远距离、低功耗、低延时的高速接口IP矩阵，涵盖112G/56G SerDes、32G/16G UCIe、 PCle 6.0 IP及解决方案，全方位满足高性能计算(HPC)、数据中心、智能驾驶及存储系统等场景的严苛需求。
自成立以来，晟联科始终坚持自主研发，成功掌握DSP-based 高速 SerDes 核心技术，已实现商用量产出货超2亿条SerDes通道。晟联科高速接口IP及解决方案也实现了高度的灵活性和自适应性，显著提升系统整体性能，实现“芯”连天下，智算未来!
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